반도체 전공정 - 평탄화(CMP)공정

CMP 공정

CMP 공정이란, Chemical Mechanical Planarization(또는 Polishing)의 줄임말로 단어 그대로 화학적 반응과, 기계적 힘을 이용하여 웨이퍼 표면을 평탄화 하는 과정을 의미한다. 초기에 평탄화 공정의 필요성은 노광을 하는 과정에서 불균일한 막질이 초점의 부정확성을 야기하는 이슈로 인해 대두되었다.

■ CMP 공정 정의 및 Flow

과거에는 Reflow, Etchback과 같은 공정을 통해 평탄도를 확보해 왔으나, 이들 공정 만으로는 미세화되는 소자의 엄격한 평탄도 기준의 요구를 만족할 수 없게 되며 이를 해결하기 위해 CMP 공정의 중요도가 올라가게 되었다. 평탄도 확보의 이슈 외에 STI(Shallow Trench Isolation) 형성과정에서의 옥사이드 제거와 구리 배선 공정 간의 Dual Damascene 과정 등에서 필수적인 요인으로 적용되기 시작되었다.

 

CMP 공정은 연마 패드와 웨이퍼의 회전속도, 웨이퍼에 가해지는 압력, 패드의 패턴 방향성 등 기계적인(Mechanical) 요인뿐만 아니라, 슬러리 연마 입자와 웨이퍼 표면 간의 상호작용, 슬러리유기 첨가제의 역할 등 화학적(Chemical)인 영향도 중요한 공정 변수로 작용하는 고도의 정밀 공정이다.

 

Applied Materials의 표현에 따르면 CMP 정밀도는 웨이퍼가 축구장이라면 모든 잔디 잎을 30초 이내로 사람의 머리카락 두께 이내의 길이로 똑같이 자르는 잔디깎이 기계로 비유될 정도로 높은 기계적 화학적 정밀도를 요하는 분야다.

 

CMP 공정은 제거하는 막질의 종류에 따라 크게 Dielectric(유전막) CMP, Metal CMP로 구분할수 있다.

■ Dielectric CMP

ielectric CMP 공정은 대표적으로 STI(Shallow Trench Isolation) 공정에서 초과 증착시킨 SiO2를 제거하거나, ILD(Inter Layer Dielectric)의 저유전(Low-K) 물질, 폴리실리콘 층을 제거하는 공정 등이 있다.

 

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■ Metal CMP

Metal Gate 형성이나 배선공정에서 텅스텐(W)의 CVD 증착 이후 초과분을 제거하거나, Damascene공정에서 Cu층이나 Barrier Metal(확산방지막; Ti/TiN, Ta/TaN)을 연마하는 공정이다. CMP 공정의 종류에 따른 장비상의 차이는 거의 없으며, CMP 패드와 슬러리의 변화를 통해 막질에 맞게 적용할 수 있다.

■ CMP Slurry

CMP 공정에서 연마할 표면 물질과 화학적으로 반응해 기계적 연마를 돕는 역할을하는 소재다. 주요 구성물질로는 연마용 입자(Abrasive)와 산성도(pH)를 조절하는 화학물질, 그리고 산화제 등으로 이뤄진다. Slurry는 연마 입자의 종류에 따라 크게 Ceria(CeO2; 세륨 옥사이드) Slurry와 Silica(SiO2) Slurry가 주로 사용된다. 연마 입자의 종류에 따라 규정된 대상 박막은 정해져 있지 않다.

■ Ceria Slurry

주로 SiO2나 Si3N4 등 유전막을 연마하는데 사용된다. Celira(CeO2) 입자가 SiO2 표면과 반응해 다수의 Si-O(Ceria의 O)-Ce 결합을 형성하게 되고, 이어서 물분자(H2O)에 의해 Si-O(표면상의 O) 간의 결합을 약화시킨 후 기계적인 힘으로 Si-O 결합을 끊어내는 원리다. Silica Slurry의 경우 Metal Contact 공정 이후 잔여 텅스텐(W)을 제거하는 용도로 주로 사용된다.

 

슬러리의 경우에는 작년말 Entegris로 인수합병이 발표된 CMC Materials, Fujimi 등 글로벌 업체뿐만 아니라 국내의 케이씨텍, 솔브레인 등이 생산하고 있다. CMP 패드의 경우는 미국 다우케미칼등이 사실상 독점하고 있는 시장이다. 국내에서는 SKC에 자회사 SKC솔믹스가 일부 국산화에 성공한 것으로 보도된 바 있으나 아직 유의미한 매출 규모에 이르진 못한 것으로 추정된다.

■ CMP 공정의 수요 증가

CMP 공정의 수요 증가 양상은 소자에 따라 다소 상이하게 나타난다. Logic 소자의 경우, 기존HKMG 구조에서 FinFET 구조로의 전환에 따라 Last Gate 공정 적용 과정에서의 Dummy Gate Poly의 연마 등의 공정과 Metal Layer 증가에 따른 Damascene 공정의 구리 CMP 증가가 두드러지게 나타났다. GAA로의 트랜지스터 구조 변경에 따라서도 Gate에 대한 III-V족 소재 적용, CoInterconnect 적용 등에 따른 신규 CMP Layer 증가 효과가 기대된다.

 

메모리에서는 DRAM Capacitor 공정의 경우 공정 미세화에 따라 구조변경이나 적층수의 변화가 크게 동반되지 않기에, CMP Layer 증가에 미치는 영향은 다소 제한적이다. DDR5의 적용 예시와 같이 Peri 영역에서의 FinFET 적용은 CMP 적용 Layer가 5개 이상 늘어나는 효과를 유발할 수 있을 것이다. NAND의 경우 더블스테킹 공정이 대중화됨에 따라 텅스텐 워드라인과 ILD층 위주로 CMP 수요 증가가 예상된다.